按照计划，台积电最新的N2（2nm）工艺将于明年下半年开始量产。台积电目前正在尽最大努力改进技术，以减少变异性和缺陷密度，从而提高良率。不久前，台积电一名工程师透露，团队已成功将N2测试芯片良率提升6%，为公司客户“节省数十亿美元”。据最新消息，台积电N2目前良率已达60%。不过，这一信息尚未得到进一步证实。
上周在旧金山举行的 IEEE 国际电子器件会议（IEDM）上，台积电研发与先进技术副总裁 Geoffrey Yeap 透露了有关其 N2 工艺技术的更多细节。
据介绍，N2工艺在相同电压下可降低功耗24%至35%或性能提升15%，晶体管密度较上一代3nm工艺提高1.15倍。这些指标的提升主要得益于台积电全新全能栅极（GAA）纳米片晶体管，以及N2 NanoFlex设计技术协同优化等增强。
其中，全能栅极纳米片晶体管允许设计人员调整其沟道宽度，以平衡性能和功率效率。
Geoffrey Yeap进一步解释说，N2是台积电“四年多劳动的成果”。今天的 FinFET 晶体管的核心是垂直硅晶圆，而全能栅极纳米片晶体管则拥有一堆狭窄的硅条。这种差异不仅可以更好地控制流经器件的电流，而且还允许工程师通过制造更宽或更窄的纳米片来生产更多种类的器件。 FinFET 只能通过增加器件中的鳍片数量来提供这种多样性，例如具有一个、两个或三个鳍片的器件。但全能栅极纳米片为设计人员提供了介于两者之间的梯度选择，例如相当于 1.5 个鳍片或任何可能更适合特定逻辑电路的东西。
台积电将该技术称为 Nanoflex，该技术允许使用不同的纳米片宽度在同一芯片上构建不同的逻辑单元。也就是说，由窄器件制成的逻辑单元可能构成芯片上的通用逻辑，而那些能够驱动更大电流和更快切换的更宽纳米片的逻辑单元将构成CPU核心。
简而言之，该技术使设计人员能够开发具有最小面积和更高功率效率的窄电池，或针对最大性能进行优化的宽电池。该技术还包括 6 个电压阈值电平 (6Vt)，范围为 200mV，采用 TSMC 的第三代基于偶极子的集成（具有 n 型和 p 型偶极子）来实现。
N2 工艺在工艺和器件层面引入的创新不仅旨在通过细化片材厚度、结、掺杂剂激活和应力工程来增加晶体管驱动电流，而且还旨在降低有效电容 (Ceff)，以实现最佳性能级能源效率。总体而言，这些改进使 N 型和 P 型纳米片晶体管的 I/CV 速度分别提高了约 70% 和 110%。
与 FinFET 晶体管架构相比，N2 的全能栅极纳米片晶体管在 0.5V 至 0.6V 的低电源电压范围内提供显着更好的每瓦性能，其中工艺和器件优化将时钟频率提高了约 20%，并降低了待机功耗当工作电压为 0.5V 时，电压降低约 75%。此外，集成的 N2 NanoFlex 和多 Vt 选项为具有高逻辑密度的节能处理器提供了额外的设计灵活性。
台积电N2的晶体管架构和DTCO优势直接影响SRAM的可扩展性，这是近年来领先节点难以实现的。
借助 N2，台积电成功实现了约 37.9Mb/mm² 的破纪录 2nm SRAM 密度。根据最新曝光的数据，Intel 18A的SRAM密度约为31.8 Mb/mm²。显然，台积电N2的SRAM密度更高。同时，也比N3工艺高出11%。 N3 仅比其前代产品高 6%。
除了实现创纪录的 SRAM 密度外，台积电 N2 还降低了功耗。由于GAA纳米片晶体管具有更严格的阈值电压变化（Vt-sigma），因此与基于FinFET的设计相比，N2的高电流（HC）宏的最小工作电压（Vmin）降低了约20mV，并且高密度（HD） ）宏的最低工作电压（Vmin）降低了30-35mV。这些改进将 SRAM 读写功能稳定在大约 0.4V，同时保持稳健的产量和可靠性。
除了新的晶体管外，台积电N2还采用了新的无障碍全钨中线（MoL，middle-of-line）层、后端布线（BEOL，back-end-of-line）和远BEOL接线。阻力降低20%，提高性能效率。 N2 的 MoL 现在使用无障碍钨丝，可将垂直栅极接触 (VG) 电阻降低 55%，并将环形振荡器频率提高约 6.2%。
此外，现在在一次 EUV 曝光过程中创建第一金属层 (M1)，然后进行蚀刻步骤 (1P1E)，从而降低了复杂性、减少了掩模数量并提高了整体工艺效率。
Yeap表示，优化后的M1采用了新颖的1P1E EUV图案，可将标准电池电容减少近10%，并节省多个EUV掩模。 “综上所述，N2 MoL和BEOL RC减少了大约20%以上，为节能计算做出了重大贡献。”
此外，N2 针对 HPC 应用的附加功能包括超高性能 MiM (SHP-MiM) 电容器，可提供约 200fF/mm² 的电容，有助于通过减少瞬态压降 (Fmax) 来实现更高的最大工作频率。
据台积电介绍，N2技术有新的Cu RDL选项，具有平面钝化和TSV，针对面对面和面对面3D堆叠进行了优化，SoIC键合节距为4.5μm，这将成为人工智能、高性能计算甚至移动设计。可用功能。
台积电N2目前处于风险生产阶段，计划于2025年下半年量产。另一种称为N2P的工艺正在开发中。 N2P是N2的增强版本，预计带来5%的性能提升，并具有完全的GDS兼容性。认证阶段预计将于 2025 年完成，计划于 2026 年实现量产。
对于客户来说，随着台积电N2的量产，2nm晶圆的代工报价可能达到25000-30000美元/片，远高于目前3nm晶圆约20000美元/片的价格。
但N2所能带来的晶体管密度的增加、性能的提升或者功耗的降低都比较有限。再加上初期的良率问题，这也意味着可以从12英寸2nm晶圆上切出可用的单芯片。成本将大幅增加，这显然会抑制可能的客户采用2nm工艺。
预计前期能负担得起台积电2nm工艺的客户只有苹果、英伟达、AMD、高通和联发科等少数龙头客户。不过，从产品规划的角度来看，英伟达和AMD在2026年可能不会采用2nm工艺。相对而言，苹果、高通、联发科很可能会在2026年的旗舰芯片上使用2nm工艺。
